数据技术及产品部-RL Data工程师-Work（EDA/芯片设计 领域）
关于这个机会
1. EDA 领域数据体系设计：针对流片前全流程（数字：RTL 设计 / 验证 / 仿真 / 综合 / STA / PnR / DFT；模拟 / 混合信号：晶体管级电路设计 / 前后仿真 / 版图 / 寄生参数提取 / DRC-LVS signoff / 时序与功耗分析，如 ADC / DAC / PLL / SerDes / 电源管理 / 射频等）做结构化拆解（考点分类、难度分级、任务原子化），设计可复用的任务模板与评测协议；把真实芯片开发任务（spec→RTL、模拟电路拓扑设计与调参、波形 / 时序 / 综合日志理解、TCL / SKILL 脚本、bug 定位等）转化为可批量造题的数据来源，沉淀标准化的领域数据资产。 2. 可验证环境与数据链路搭建：在服务器集群（LSF / SGE）+ 命令行 / TCL / SKILL 的真实工程环境上搭建可验证环境（数字：Verilator / iverilog / cocotb、Yosys、OpenROAD / OpenLane；模拟：Virtuoso / HSPICE / Spectre / Calibre、ngspice / Magic / KLayout），把工具退出码、DRC / LVS、slack / 面积 / 功耗 / 增益 / 相位裕度等转化为可自动判分的验证信号，并配合工程侧部署采集 Agent，让数据链路贴合实际工作方式。 3. 大模型行为轨迹生产与激励标注、Rubric 共建：驱动大模型在真实 EDA 环境中执行任务，采集完整的推理与操作轨迹，设计多阶段过程激励（Process Reward）与结果激励（Outcome Reward）标注方案；与 Rubric 团队把 EDA 专业判断拆成硬验证（工具退出码 / DRC-LVS 通过）+ 数值指标（slack / 面积 / 功耗连续奖励）+ milestone + LLM judge 的多层评分规则，将轨迹转化为可用于 SFT / DPO / RLHF 的高质量训练数据。 4. 外部专家与生态管理：与高校课题组、芯片设计专家、外部众包建立长期合作机制，负责需求定义、验收标准撰写、任务分发、结果评审与流程规范迭代，通过外部资源规模化供给精标数据。 5. 与模型团队协同推进：作为数据侧对接人，读得懂 EDA 相关 benchmark，参与能力评测集设计、Bad Case 归因、数据配比与训练策略制定，定位模型能力短板并反推所需数据，推动"数据 → 模型 → 评测"闭环。
任职要求
1. 具备扎实的 EDA / 芯片设计研发功底与真实项目经验，在流片前全流程中至少一个方向（数字或模拟 / 混合信号）有深耕实战，能基于工程经验对模型输出做准确的对错裁定；尤其欢迎模拟 / 混合信号电路设计背景。 2. 至少具备以下一个方向的深入能力： ● 数字方向：熟悉 RTL 设计 / 验证 / 综合 / STA / PnR / DFT 全链路，熟练 Verilog / VHDL + SDC，读得懂波形、时序报告与综合日志，能独立搭建 Verilator / cocotb 类可验证环境，有 VerilogEval / RTLLM / CVDP 等 benchmark 或开源 RTL 项目经验者优先。 ● 模拟 / 混合信号方向：熟悉晶体管级电路设计、前仿 / 后仿、版图、寄生参数提取、DRC / LVS signoff，读得懂电路仿真波形与器件工作点，能独立使用 Virtuoso / HSPICE / Spectre / Calibre 或 ngspice / Magic 类工具，有 ADC / DAC / PLL / SerDes / 电源管理 / 射频等模块设计经验者优先。 3. 熟练使用至少一类主流 EDA 工具链及其 CLI / TCL / SKILL 工作方式（DC / Genus / ICC2 / VCS / Verdi，或 Cadence Virtuoso / HSPICE / Calibre / ADS 等），能独立搭建可验证环境。 4. 日常能使用大模型辅助解决设计 / 验证问题，把 LLM 稳定嵌入到 RTL 生成、波形 / 日志理解、bug 定位等真实场景；具备扎实的工程开发能力（Python / TCL 脚本、数据链路、任务编排、Agent 工作流、反馈闭环），能通过工程手段放大领域专家经验，有大模型使用经验或数据构造 / RL 训练数据相关经验者优先。 5. 具备团队管理与专家协作能力，能带 5~10 人规模的领域数据交付；有 Taxonomy / instance 模板设计能力、能读懂模型 benchmark 并定位能力短板反推数据需求者优先。
内推申请说明
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